半导体工艺与技术第1篇

关键词 半导体制造工艺 课程探索

中图分类号：G642 文献标识码：A 文章编号：1002-7661（2015）17-0001-02

《半导体制造工艺基础》以施敏所著教程为例，该课程在对基本原理介绍的基础上注重对工艺过程、工艺参数的描述以及工艺参数测量方法的介绍，并在半导体制造的几大工艺技术章节中加入了工艺模拟的内容，弥补了实践课程由于昂贵的设备及过高的实践费用而无法进行实践教学的缺憾。故熟练掌握《半导体制造工艺基础》将有助于我们加深对半导体制备的了解，为我们学习微电子专业打下坚实的基础。但目前《半导体制造工艺基础》在教学过程中还面临很多问题。在此背景下，我们将对《半导体制造工艺基础》课程进行教学探索。

一、教学内容的设置

《半导体制造工艺基础》的第一章简要回顾了半导体器件和关键技术的发展历史，并介绍了基本的制造步骤。第二章涉及晶体生长技术。后面几章是按照集成电路典型制造工艺流程来安排的。第三章介绍硅的氧化技术。第四章和第五章分别讨论了光刻和刻蚀技术。第六章和第七章介绍半导体掺杂的主要技术；扩散法和离子注入法。第八章涉及一些相对独立的工艺步骤，包括各种薄层淀积的方法。《半导体制造工艺基础》最后三章集中讨论制版和综合。第九章通过介绍晶体工艺技术、集成器件和微机电系统加工等工艺流程，将各个独立的工艺步骤有机地整合在一起。第十章介绍集成电路制造流程中高层次的一些关键问题，包括电学测试、封装、工艺控制和成品率。第十一章探讨了半导体工业所面临的挑战，并展望了其未来的发展前景

二、教学中存在的问题

在教学过程中，从教学工作量来看，发现《半导体制造工艺基础》教学内容过多，根据学校安排的学时很难上完。从教学方法来看，传统的口述以及PPT展示教学方法很难达到预期的教学效果，原因在于这门课程实践性很强。书中的图片特别是工艺过程及工艺效果只是简单的图片展示。从教学深度来看，传统教学方法只是演示，学生对工艺的参数没有概念，故对书本上的内容理解的深度很是欠缺。

三、教学方法的改革

为了提高教学效果，故必须对传统的教学方法进行改革。将工艺仿真软件TSUPREM 4 进行同步仿真与书本相结合将是一个好的教学方法。工艺仿真不但能让学生更轻松的理解工艺内容，还能让学生体会到工艺参数的重要性。下面将结合书本对这种方法进行讲解。《半导体制造工艺基础》第一章介绍半导体工艺技术基本步骤，属于概论，为了节约课时对其内容有所了解即可。第2章介绍晶体生长从熔融硅中生长的区熔（float-zone）法单晶生长工艺，为了节约课时对其内容进行简单介绍即可。第3章介绍硅的氧化包括热氧化过程，由于氧化工艺是半导体工艺的重点内容，应详细阐述，并且教会学生应用工艺仿真软件TSUPREM 4 进行同步仿真，观察每一步氧化带来的硅片上结构的变化，对氧化的效果有直观的了解。第4章介绍光刻技术，采用工艺仿真软件TSUPREM 4 对硅片进行光刻，观察硅片上光刻图形的变化。第5章介绍了刻蚀包括湿法化学刻蚀和干法刻蚀，刻蚀技术是工艺的重要内容，要求学生采用工艺仿真软件TSUPREM 4 对刻蚀进行仿真，比较两种刻蚀方法的效果，并观察每步刻蚀带来的结构变化。第6章介绍了扩散包括非本征扩散，横向扩散。同样采用工艺仿真软件TSUPREM 4对扩散过程进行仿真验证，观察可扩散的温度，时间，离子的浓度等参数对扩散结构的影响，为重点教学内容。第7章介绍了离子注入。离子注入是半导体工艺的核心部分，也是常见的工艺步奏，通过采用工艺仿真软件TSUPREM 4离子注入进行模拟仿真，观察离子注入的浓度，能量，退火时间以及退火温度等参数对离子分布的影响，加深对工艺参数的理解。另外第8章介绍薄膜淀积。第9章介绍MOS工艺。第10章介绍集成电路制造，测试，封装等工艺技术。最后这三部分由于涉及到很多具体的器件和电路，内容较多故可以一个典型例子为例进行讲解，同样采用工艺仿真软件TSUPREM 4进行工艺仿真，学生能熟练掌握工艺仿真软件后面的内容可以自己进行仿真验证。

四、结束语

《半导体制造工艺基础》是一门实践性很强的课程，采用工艺仿真软件TSUPREM 4来模拟工艺过程将有助于加强学生对工艺的了解。让学生深入浅出的理解半导体制造流程还需从教学方法上进行进一步改革。c

参考文献：

[1]施敏.半导体制造工艺基础[M].合肥：安徽大学出版社，2007.

[2]刘秀琼，余学功.半导体制造技术课程教学改革实践[J].中国科教创新导刊，2014，（02）.

半导体工艺与技术第2篇

【关键词】CDIO；半导体制造技术；课程改革；产业结合

一、工程教育（CDIO）模式

工程教育是我国高等教育的重要组成部分，在国家工业化信息化进程中，对独立完整门类齐全的工业体系的形成与发展，有着不可替代的作用。CDIO工程教育模式是近年来国际工程教育改革的最新成果，是以Conceive、Design、Implement、Operate（即构思、设计、实现、运作）一系列从产品研发到产品运行的产业周期为载体，让学生在理论和实践间过渡，完成自主学习。电子科学与技术专业是一个典型的工科专业，工程性和实践性非常强，希望通过课程学习使得学生具有以下工程核心能力：（1）具有运用数学、自然科学及工程知识的能力；（2）具有设计与开展实验，分析与解释数据的能力；（3）具有开展工程实践所需技术、技巧及使用现代工具的能力；（4）具有设计工程系统、组件或工艺流程的能力；（5）具有项目管理、有效沟通、领域整合与团队合作的能力；（6）具有发掘、分析、应用研究成果基于工程教育理念的《半导体制造技术》课程改革潘颖司炜裴雪丹及综合解决复杂工程问题的能力；（7）培养终身学习的习惯与能力；（8）具有基本工程伦理认知，尊重多元观点。

二、课程目标与存在的问题

《制造》是面向高校电子科学与技术专业的一门工程技术核心主干课程。本课程主要介绍半导体工艺流程、关键工艺步骤，以及相关领域的新工艺、新设备、新技术，其目标是培养掌握基础理论，熟悉专业知识，了解技术前沿，拓展科技视野，并具有一定工艺设计、分析解决实际工艺问题的电子科学与技术领域应用型工程创新人才。随着电子行业对半导体器件微型化、高频率、大功率、可靠性等要求的提高，半导体科学近几十年的迅猛发展，《制造》内容也随之不断充实，内容繁杂、综合性强、与实际工艺结合紧密。在这样的现实情况下，《制造》课程的教学难度越来越大，主要体现在以下几个方面（1）教学信息量大、课程学时有限，难以合理安排教学进度；（2）工艺设备昂贵，课程实践需求难以满足；（3）理论知识抽象，与实际工业联系不紧密，学生的积极性和创造性难以提高；（4）课程考核形式单一，难以全面检查教学成果。课程教学内容、方法、考核等一系列问题的背后，根本原因是当前《制造》课程的教学模式不尽合理，教学改革势在必行。

三、课程建设思路

《制造》只有32学时，在有限的课时下，教师要指导学生掌握基础理论，与实际工业生产流程相结合，引导学生进行创新性研究，帮助学生将课堂理论知识转化为电路、版图、工艺等设计能力。《制造》内容繁杂，难度大，实践实习难以充分实现，需要教师在教学过程中选择贴合产业的教材，突出重要知识点，合理分配学时，紧盯产业发展和先进工艺，更多的与产业实际融合，尽可能让学生接触实际制造过程，激发学生学习兴趣，提高学习效果。《制造》涉及专业知识面广（材料、物理、器件、工艺），紧跟技术发展，用简单的试卷理论考核学生的学习成果不够全面，课程考核方面也要打破固有的试卷核，避免学生靠死记硬背来应付考试，采用多元化的考察方式，考察学生的理论基础掌握、创新思维能力、团队协作能力。课外，要尽量给学生创造与产业接触的机会。

四、《半导体制造技术》课程建设

1、教材选择

《制造》与产业结合紧密，所以我们目前选用电子工业出版社由MichaelQiurk编著的《半导体制造技术》，该教材的特点是：理论扎实，详细介绍了半导体材料、半导体物理、半导体器件相关知识点；结合产业，突出实际工艺详细介绍了芯片制造中的关键工艺——理论、生产过程、工艺设备、质量分析等；紧随发展，吸收介绍了深亚微米工艺下的先进技术——槽隔离、平坦化、Cu互联等；容易理解，深入浅出，附有大量工艺图、设备图、结构图，直观形象。

2、教学内容

《制造》课程学时有限，教师在教学过程中需要突出知识重点，授课过程中带领学生着重学习重点章节——材料准备、工艺流程、基本工艺操作、先进技术，对于辅助章节——化学品、沾污、检测可以采用简单介绍、学生课后自主学习的方式进行讲授。《制造》相比于其他电子专业基础课程，最大的特点是产业发展迅速，教材内容更新速度远远落后，所以授课教师需要密切关注产业发展，了解新工艺、新技术、新设备，让学生的知识跟随产业变化。

3、教学方法

课程教授过程中，希望增加学生的参与度和积极性，同时提高学生的团队协作能力，所以采用传统集中授课与小组作业相结合的模式。在集中授课过程中也要注意调动学生积极性，可以采用如下方式：（1）采用启发式教学，以先导课程为基础，引导学生积极思考；（2）采用问题式教学法，首先提出问题，分析问题的本质，探讨解决问题的思路，最后给出解决问题的方法。培养学生发现问题、分析问题和解决问题的能力；（3）采用互动式教学法进行教学，注意调动学生学习的积极性，加强教师和学生的眼神交流和语言交流；（4）妥善处理教学中的重点和难点，引导学生学会逐步分解解决难点问题。

4、教学手段

传统教学一般采用板书授课、作业考察的方式，展现方式死板，考察不全面，现在可以结合多媒体工具的演示多样性，完成知识点与实际产业应用的结合，利用图像、动画、视频等展示和讲解复杂的器件结构和工艺过程，给以学生直观、清楚的展示，提高学生学习兴趣，引导学生的工程创新能力。建设课程网络教学平台，便于学生获取最新学习资料，利于教师与学生之间的课后沟通，同时教师可观察学生自主学习进度，适当提醒。

5、考核模式

课程减少考试比重，关注学生的学习过程，同时增加团队大作业，锻炼学生合作分工、解决问题的能力。

6、课程拓展

利用工艺流程仿真，以及校企合作平台等方式验证巩固课堂学习内容，增加学生与产业接触。综上所述，针对《制造》课程的特点以及现有的教学问题，笔者结合产业，采用工程教育思路进行教学改进，与传统模式的对比。

半导体工艺与技术第3篇

技术从来没有停止它前进的脚步: 20世纪80年代流行的随身听早己被MP3和MP4取代; 使用胶卷的相机如今风光不在，价廉物美的数码相机已随处可见; 90年代砖头式的“大哥大”现在己失去踪影，取而代之的是更小巧、更漂亮的智能手机。多功能的手机已取代计算器、BP机、电子表、MP4、数码相机、摄像机甚至银行卡和手持电脑，成为几乎人人可买得起的多功能电器。这一切在很大程度上要归功于半导体技术的进步。

计算机行业的发展也同样离不开半导体行业的技术进步。事实上，计算机核心部分之一CPU的运算能力的提高就与半导体制程工艺的进步密不可分，因为芯片制作工艺的改进意味着在同样的材料中可以制造更多的电子元件，意味着CPU的集成度的提高，CPU的功耗也越小。业界耳熟能详的多核处理器其背后就是65纳米和45纳米半导体制程工艺的出现。半导体工艺的最新进展是，32纳米技术即将在2009年进入实用，22纳米的技术也在紧锣密鼓地开发之中。综观全球32纳米微细技术开发, 主要有4个阵营: 第一阵营是英特尔公司，其次是IBM阵营，第三是日本公司和基本属于单打独斗的中国台湾的台积电，第四是位于比利时的欧洲微电子中心IMEC等。

“追求最先进”的英特尔公司

英特尔公司的特点是凭借雄厚的研究资金，开发最先进的32纳米工艺。

2007年9月英特尔公司领先业界在《开发者论坛》首次展出了32纳米工艺的测试用硅圆片。该硅圆片用于测试器件性能和试验新工艺是否合理，其并非实际的逻辑电路(一般只有生产出可实用的静态SRAM器件之后才能代表工艺基本成熟)。

按照英特尔公司2007年春天的“紧跟节拍”发展战略，2009年他们将推出32纳米工艺的微处理器并且投入批量生产。该微处理器开发代号为Westmere。英特尔公司的特点是凭借雄厚的研究资金，开发最先进的32纳米工艺。

2007年，英特尔公布的第一代32纳米技术主要内容为高温下进行制作的基于金属铪的高介电率绝缘层工艺及金属栅极技术。之前已有很多文章介绍，本文不再赘述。

2008年英特尔已开发出了第二代用于32纳米工艺的高介电绝缘介质/金属栅极技术。在业内率先量产高介电绝缘介质/金属栅极的英特尔，研究出在高温退火后形成栅极的新工艺，避免了高温对栅极的影响。采用第二代32纳米工艺制造的多核微处理器可集成19亿个晶体管。2008年英特尔的32纳米测试芯片为逻辑集成系统芯片和静态随机存取存储器（SRAM）。

参与英特尔研发的有美国美光科技公司，他们已共同开发成功采用34纳米工艺技术的多值NAND型闪存。从2008年下半年开始量产的产品是容量为32Gbit多值NAND型闪存，可用于SSD（固态硬盘）。据美光存储器部门副总裁Brian Shirley称，该芯片“在量产产品中是bit密度最高的存储器”。

“坚守传统工艺”的IBM阵营

IBM阵营的特点是在基本不改变传统工艺的基础上开发通用的32纳米技术。

与IBM共同开发32纳米节点的标准CMOS工艺技术的有7家大型半导体公司，包括美国AMD、美国飞思卡尔半导体、德国英飞凌技术、韩国三星电子、意法ST微电子、新加坡标准半导体和日本东芝。日本NEC和日立公司也陆续加入了这一研发队伍。经过一年多合作开发，2008年IBM阵营推出了32纳米体硅 CMOS通用制造平台“Common Platform”。该通用制造平台的工艺采用高介电率栅极绝缘介质和金属栅极。通过使用高介电率绝缘介质材料和金属栅极，可使器件性能提高约35%，功耗降低约50%。

IBM的工程师使用了“高介电率绝缘介质先制栅极”(High-K Gate-First)的新工艺。在栅极工艺中，如果在形成栅极的高温退火工序之前采用Hing-K/金属栅极，那么金属受到高温的影响，会导致栅极工作参数变化，使晶体管特性劣化。IBM阵营研究出了节电型和高速型两种32纳米器件的批量生产技术，并且能有把握将这些标准工艺技术延伸至22纳米。IBM阵营所开发的工艺力求尽可能采用传统工艺并且不大幅增加成本。为了降低成本，其节电型没有采用成本稍高的应变硅技术。

IBM的Hing-K/金属栅可以将低功耗氧化层厚度降低约10埃（1纳米为10埃），这样反型层厚度（Tinv）可以达到14埃。更薄的栅氧化层厚度提高了性能，可以将栅长降低到30纳米，同时还可将SRAM的Vmin保持在优化的量级。可以将接触孔靠得更近而不会出现短路的危险。

今年4月，IBM宣布可以让客户开始进行32纳米芯片的设计。从2008年9月开始，IBM的32纳米通用制造平台已正式开始“流片”试生产（Shuttle Service），已试制成功SRAM、NOR和NAND闪存以及其他逻辑电路。如采用IBM的32纳米低耗电工艺试制出了ARM处理器内核“Cortex-M3”。该试制芯片名为“Cassini”，基于通用平台的32纳米工艺明年5月完成，并将从2009年年底开始批量生产。第二次流片计划将于2008年12月启动，IBM和它在Fishkill的合作伙伴计划在2009 年下半年开始进行32纳米低功耗工艺的量产。

IBM公司和英国ARM于2008年10月采用IBM阵营的体硅 CMOS通用制造平台“Common Platform”，共同开发专门用于32纳米、28纳米工艺的经过优化的物理IP（标准单元和Memory Generator等）。他们在进行32纳米、28纳米工艺技术开发的同时，合作完成器件版图即物理IP的优化布局等工作。这样，可充分发挥32纳米制造工艺的特长，提高器件的质量和可靠性。

ARM的物理IP业务的竞争者――美国Virage Logic也于2008年10月在美国了32纳米商用物理IP的专用化技术。

“极力降低成本”的台积电

台积电的特点是尽量延长45nm工艺的寿命，以便能最大限度降低代工生产的成本。

台积电已开发成功不需要采用高电介质栅极绝缘介质和金属栅极的32纳米技术工艺。这种低成本的32纳米工艺采用了其45纳米工艺中使用的SiON栅极绝缘介质。用SiON栅极绝缘介质可生产模拟和数字的集成系统芯片。在此基础上，2008年10月公布了其28纳米的工艺，该工艺有面向低功耗集成系统的SiON栅极绝缘介质技术和面向高功能集成系统的高介电率栅极绝缘介质/金属栅极技术两种。低功耗型适用于生产手机的基带LSI和应用处理器等。与该公司的40纳米工艺的低功耗型产品相比，器件的栅极密度为其2倍，工作速度最大可提高50%。器件功耗在工作速度相同的条件下可降低30%～50%。高功能型适用制造微处理器、图形处理器和FPGA等通用器件。与该公司40纳米工艺的高功能型相比，在功耗相同的情况下，器件栅极密度为其2倍，工作速度提高30%以上。参加台积电研发的有与其合作多年的美国德州仪器公司的工程师。

应指出的是，台积电开发的SiON栅极绝缘介质32纳米节点技术, 相比高介电率栅极绝缘介质/金属栅极工艺，由于可减少栅极电容，从而降低器件功耗。但其缺点是器件漏电流没有显著降低。台积电认为，面对更加重视降低运行时功耗的需求（例如手机等便携产品），与注重减少漏电流的高介电率栅极绝缘介质技术相比，SiON栅极绝缘介质技术更具优势。

2008年10月在日本横浜举行的技术研讨会台积电宣布, 2010年年初开始量产的28纳米工艺仍将采用液浸ArF光刻 。

“着眼于批量生产”的日本公司

日本公司的 特点是: 开发出了在更微细线宽条件下的防漏电的新型电极材料以及防止重叠配线层之间相互影响的层间绝缘材料。

在半导体行业的竞争队伍中也有日本公司，限于财力，它们主要开发32纳米节点的批量生产工艺和关键技术。

由日本各半导体厂商联合出资组成的先进集成电路的开发组织Selete（半导体尖端技术的缩写）已开发成功32纳米大规模集成电路的制造工艺。其要点有三: 一是开发出了在更微细线宽条件下的防漏电的新型电极材料; 二是开发出防止重叠配线层之间相互影响的层间绝缘材料; 第三，日本早稻田大学开发了新电极材料, 可加速32纳米半导体技术的实用化研究。

防漏电的新电极材料是用于控制晶体管栅极的绝缘性能。传统的晶体管的栅极材料采用的是多晶硅。为了绝缘, 在多晶硅周围使用了氧化硅。然而随着器件的微细化，这会产生漏电流过大的问题。为解决这一问题，经试用多种材料后，Selete和日立公司确定采用氮化钛TiN作为栅极。传统的集成电路由pMOS和nMOS两种晶体管组成。经试测，TiN对于这两种晶体管电路均适用。即采用TiN后，有效地防止了漏电流。

绝缘材料采用了硅酸铪（Hafnium Silicate）。一般nMOS掺杂MgO，而pMOS掺杂氧化铝。如果pMOS和nMOS采用相同的金属栅材料，则可简化工艺和降低制造成本。此外，所开发的32纳米器件将通、断电压降低了0.2伏。由此，可期待该器件适于高速工作。

Selete的层间绝缘材料采用多孔氧化硅（Poraus Silica）。即在氧化硅上分布有无数个直径约4纳米的小孔。该孔为原来的二分之一。导电率为2.4，满足了32纳米器件的要求。

早稻田大学和物质材料研究研究所合作开发成功了用于32纳米半导体的新材料。这种材料由合金和炭组成，其可使器件稳定工作并且大幅度降低功耗。

NEC公司了通过降低层间绝缘膜的介电率（low-k），从而实现包括层间绝缘膜的任何层都可连续成膜的32纳米工艺的布线技术。

日本富士通开发出了不使用金属栅极材料的32纳米工艺CMOS技术，可降低生产成本。

日本松下和瑞萨公司合作，开发32nm量产工艺技术。它们采用氮化钛作为在高K金属氧化物绝缘层中的电极导电膜。该工艺将用于生产手机和家电中使用的器件，可减少漏电流，降低器件功耗。

“侧重存储器”的IMEC阵营

IMEC阵营的特点是除通用的逻辑器件外，侧重于开发32纳米存储器工艺。

位于比利时的IMEC阵营由十个核心伙伴组成，他们是: NXP（原飞利浦半导体）、德州仪器、英特尔、意法半导体、英飞凌（原西门子半导体）、奇梦达（Qimonda由英飞凌分拆出，专门生产存储器）、三星、松下、美光和我国台湾的台积电。此外还有几个重要伙伴（日本Elpida、韩国Hynix与中国台湾力晶）。

2008年1月IMEC阵营公布了栅堆叠32纳米技术。它们采用铪基高介电绝缘介质及TaC碳化钽金属栅极，显著提高了平面CMOS的性能。通过在栅绝缘介质及金属栅极之间增加一薄层带隙层电介质，实现了较低的阈值电压。它们为pMOS和nMOS分别制造绝缘介质上的带隙层和金属电极层，通过追加离子氮化时的掩膜工序, 将制作pMOS栅极和nMOS栅极的工艺区别开来。其nMOS中的带隙层可以是La2O3或Dy2O3。具体方法是，在Dy2O3层的上部设计TaCx碳化钽电极。通过离子氮化，使TaCx变成功函数较大的离子氮化碳化钽TaCxNy。未采用Dy2O3带隙层时，碳化钽TaCx和离子氮化碳化钽TaCxNy的功函数分别为4.4和4.8eV，增加带隙层之后，功函数则接近4.2和4.9eV。此外，栅堆叠层的激光退火工艺明显降低了极限栅长度，增强了对短沟道效应的控制。相同的工艺可望应用于22纳米的Fin场效应晶体管中。

2008年6月IMEC宣布，他们的32纳米先制栅极和后制栅极工艺都获得了成功。特别是采用先制栅极技术、软掩模技术和湿清洗液，通过将双金属、双电介质绝缘层改变成单金属、双电介质绝缘层的平面CMOS工艺，将工序数目由15个减少到9个。再加上传统的应力增强技术，使得nMOS和pMOS晶体管的性能分别提高了16%和11%。结果使逆变器的迟延时间由15ps缩短至10ps。由此，除提高器件性能外，还可降低批量生产的成本。

22纳米曙光初现

IBM阵营的22纳米工艺对传统芯片工艺并不做大的变动。这不仅降低了技术难度，而且可大幅度减少生产成本。

由于IBM阵营集中了全球主要半导体公司，通过合作在22纳米工艺开发上进展迅速。2008年8月他们在全球首先了在美国Albany纳米技术研究室试制成功的22纳米的SRAM芯片。其工艺技术有以下七个特点: （1）高介电率栅极绝缘层/金属栅极: （2）栅极长度小于25纳米的晶体管; （3）薄隔离层; （4）新的离子注入方式; （5）尖端退火技术; （6）超薄硅化物; （7）镶嵌Cu触头。该芯片光刻采用了高数值孔径（high- NA）的液浸光刻技术。

要特别指出的是，与32纳米工艺一样，IBM阵营的22纳米工艺对传统芯片工艺并不做大的变动。这不仅降低了技术难度，而且可大幅度降低生产成本。在此基础上，底气十足的IBM阵营最近宣布，其在22纳米工艺上已领先于英特尔公司。

有关专家指出，制约芯片微细工艺进展的难点主要是光刻技术。新一代光刻在技术上要求高，制造设备的成本极高，绝大多数公司无力单独承担。而IBM公司的22纳米工艺，主要是在光刻上有重大突破。其使用了Mentor Graphics公司计算缩微光刻技术，利用现有的缩微光刻工具并通过大量的并行计算来生产，只要将目前的设备加以改进，便可完成22纳米芯片的光刻工作。计算缩微光刻是一种新的技术思路和尝试，其核心是利用软件对整个工艺设计进行优化。

笔者认为，在此全球金融危机之刻，IBM等公司在基本采用传统芯片工艺基础上开发新一代尖端工艺和技术的思路值得大力提倡。特别是在硬件上暂时无法实现时，充分发挥软件技术的优势，软硬结合开拓新的发展途径。IBM等公司的实践说明，通过强强联手、软硬结合，充分发掘现有设备和技术的潜力，可攻克技术难关，这是当前形势下先进技术开发的一条值得推荐的途径。

链接

制程工艺的进步

推动处理器的升级

半导体工艺与技术第4篇

关键词：半刚电缆组件；3D布缆；3D装配工艺

引言

3D布缆是以3D结构模型为基础，在3D环境下，充分考虑电子产品内部器件结构布局和空间干涉情况，并根据电缆连接关系，完成各电缆的走向规划和形状设计，并依此生成各种用于电缆制造的工程图纸与数据的过程。

3D装配工艺是直接利用包含电缆的产品3D模型，在3D环境下，通过合理规划装配流程、定义装配工艺要求并直观的模拟装配过程，最终形成3D可视化、结构化的装配工艺，并进一步到车间现场实现可视化装配作业指导的技术。

随着现代集成制造技术、制造业信息化技术的迅猛发展及其在我国国防制造业的推广和应用，三维CAD技术和PLM技术正在成为企业产品创新的基础条件，这对传统的工艺技术能力提出了新的挑战，同时也推动了3D技术在制造工艺领域的应用研究。半刚电缆组件作为电子产品中传输电信号的重要元器件，使用相当广泛，其制造装配过程是电子设备制造一个最为重要的环节。如何将3D技术，尤其是3D布缆技术和3D装配工艺技术，应用在半刚电缆组件制造领域，探索出一种新的制造流程与方法，以缩短产品的制造周期、提升质量并降低成本，就成为我们电气互联工艺专业需要解决的问题。

1 传统的半刚电缆组件制造所面临的问题

在传统的半刚电缆组件制造过程中，制造和装配一般都在产品总装阶段进行。由操作人员自行规划电缆的走向和形状，并进行制造、测试与装配。随着产品小型化进程的推进及用户的对于产品质量及供货周期要求的提高，这样的装配流程与方法逐渐凸显出了诸多的问题。

（1）质量可靠性问题：由于缺少有效的工艺文件指导制造、装配及检验作业，使得一些工艺技术要求，如成型要求，可靠性要求等难以在制造及装配过程中得到保证，检验过程也难以发现问题，形成了质量隐患。

（2）产品一致性问题：不同批次的产品由不同的操作人员完成制造与装配，半刚电缆组件的工艺参数和最终形态不能有效落实在工艺文件中，必然使得各批次产品的交付形态不一致，对产品形象造成不利影响。

（3）装配效率问题：一方面产品内部的结构越来越紧凑，留给半刚电缆装配的空间越来越小，另一方面由于电气性能的要求，对半刚电缆组件长度要求越来越严格。这增加了电缆配装难度，许多产品需要进行多层交叉式的装配。由于设计前期的在可装配性方面的疏漏以及操作人员对装配顺序规划的不合理，经常造成电缆装配反复，极大的影响了装配效率。

（4）产品制造周期问题：由于半刚电缆组件的制造、测试及装配过程必须在结构及电气器件实物装配完成后进行，需要极长的时间。这样的串行制造模式使得产品的制造周期延长，影响到产品的交付计划。

（5）产能瓶颈问题：随着产品订单的增加，半刚电缆组件的生产规模也随之增加，在操作技能人员不能大量扩充的情况，企业产能已无法满足产品生产规模的需求，产能瓶颈问题逐渐凸显。

（6）制造成本问题：由于缺乏准确的工艺数据，使得半刚电缆线材下料过程缺乏控制，管理粗放，材料浪费极大。同时由于制造和装配过程的反复，消耗了大量的电缆验证样件，从一定程度上也增加了制造的成本。

2 半刚电缆组件工艺要求

半刚电缆组件的工艺要求直接关系到其质量的优劣，为保证半刚电缆组件能够满足产品使用要求，其制造及装配过程需要考虑以下几方面。

2.1 电缆的可靠性

（1）应尽量减少装配后硬连接产生的应力，这些应力可能会造成电缆焊点的失效，或电缆的本身的机械损伤，所以我们需要合理的设计电缆成型形状，来消减这些应力，如图1：

（2）保证电缆最小弯曲半径，防止电缆因弯曲半径过小，造成导体上产生皱褶和破裂，影响电缆电气性能。

（3）根据电缆类型，确保电缆端头最小直线段长度，避免在实际加工成型过程中，对组件同心度造成影响。

（4）充分考虑电缆振动要求，电缆尽量紧贴结构件走线，避免过长电缆悬空，在振动过程中造成电缆失效，形成质量隐患。

2.2 电缆易于成型，提高电缆组件的制造效率

（1）满足可靠性的前提下，电缆长度应尽量短，成型形状应尽量简单，做到横平竖直，弯曲半径、角度以及直线段长度尽量规整，便于成型。

（2）尽量减少折弯的数量，如可以通过适当改变电缆的折弯半径，将两个相临的折弯点，变成一个折弯点，提高成型的效率，如图2。

（3）在电缆的成型过程中，两个折弯点中间的直线段的长度都要大于或等于折弯用导轮的直径，否则电缆很难成型。

2.3 电缆易于装取

（1）工艺设计需要考虑电缆层叠安装顺序，尽量避免交叉干涉，便于电缆的装取。

（2）在保证电缆可靠性的前提下，电缆端头直线段长度不宜过长，特别出线位置靠近分机和模块内壁时，需要留一定的装配间隙，否则影响电缆装取。

3 3D技术的应用流程

以上述的半刚电缆装配工艺要求为前提，3D布缆技术及3D装配工艺技术在半刚电缆组件制造过程的应用流程如图3所示。

4 3D技术应用的技术难点

目前一些主流的3D设计软件虽然具备3D布缆和3D装配仿真模块，但就软件功能和设计效率方面而言，距离工程应用的还存在极大的差距，开展3D技术在半刚电缆组件制造领域的应用研究，必须解决以下技术难点。

4.1 3D布缆应用技术难点

（1）如何定义电缆连接器电气属性和布缆基准点；

（2）如何管理线材库、连接件库及标识库，并进行高效调用；

（3）如何管理布缆的工艺要求，并在布缆设计时进行正确性校验；

（4）如何进行高效的电缆形状设计，并抽取用于制造的3D电缆组件模型；

（5）如何依据制造工艺要求，从3D模型中提取和处理制造工艺参数，从而快速的生成电缆成型图和相关表格。

4.2 3D装配工艺应用技术难点

（1）如何对3D模型进行轻量处理，并保留装配工艺设计必需的模型要素；

（2）如何管理3D装配工艺设计，包含任务管理、模型管理、审签流程管理、变更管理、工艺资源管理、工艺知识管理等；

（3）如何进行结构化的装配工艺流程规划，并进行工序及工步的装配仿真与验证；

（4）如何生成3D可视化装配作用指导书，并到装配车间，实现浏览，指导装配作业。

5 3D技术应用的效果

5.1 3D布缆应用效果

通过3D布缆产出的电缆成型图及相关表格，表达了半刚电缆组件制造过程中所需的工艺参数，包含了成型折弯半径、折弯角度、扭转角度、分段长度等，可用于电缆的批量制造，如图4所示。半刚电缆组件3D模型如图5所示。

5.2 3D装配工艺应用效果

结构化的3D装配工艺设计，可以通过波特图表达工序间的串联和并联关系，并为制造执行系统解析，为工序之间的并行制造提供了基础，如图6所示。通过3D可视化装配作用指导书，可以直观，有效的指导半刚电缆组件的实物装配，如图7所示。

6 3D技术应用的价值

通过3D布缆技术及3D装配工艺技术的应用，可以显著改善半刚电缆组件制造工艺，进一步提高产品的装配制造技术优势和生产能力，其价值具体体现在以下几个方面。

（1）提升产品质量可靠性和一致性：在产品设计阶段完成电缆工艺设计和装配过程仿真与验证，真正实现面向制造的工艺设计。将半刚电缆组件制造及装配工艺要求通过成型图纸、表格及直观的3D可视化作业指导文件，准确、直观传递给操作人员，可有效的指导其制造装配作业，从而提升了产品的质量与一致性。

（2）提高装配效率：通过3D装配工艺设计仿真与验证，能将多数半刚电缆装配问题在工艺设计阶段发现解决，提升了实物装配一次成功率，极大的较少返修与报废，提高了装配效率。

（3）缩短了产品制造的周期：以详细的工艺数据和结构化的3D装配工艺为基础，实现了工序间的并行制造，半刚电缆组件可以在结构件及电器件加工、采购及装配的同时，进行半刚电缆组件的焊接、成型及电气性能测试，极大的缩短了电缆装配的时间，从而缩短产品的整个制造周期。

（4）解决产能不足的问题：3D布缆后产生的详细的电缆工艺成型数据，可以保障半刚电缆组件的制造外包，从而在一定程度上缓解了企业自身制造产能不足的问题。

（5）节约成本： 3D布缆后产生的详细线材下料数据，将线材下料长度精确到毫米，减少了下料过长造成的材料损耗，同时通过3D仿真验证，也减少的实物样件的制作与报废，极大的节约了材料成本和人力成本。

半导体工艺与技术第5篇

关键词：微电子半导体制造封装技术

中图分类号：TN405文献标识码：A文章编号：1674-098X（2019）09（c）-0070-02

微电子技术作为当今工业信息社会发展最快、最重要的技术之一，是电子信息产业的“心脏”。而微电子技术的重要标志，正是半导体集成电路技术的飞速进步和发展。多年来，随着我国对微电子技术的重视和积极布局投入，结合社会良好的创新发展氛围，我国的微电子技术得到了迅速的发展和进步。目前我国自主制造的集成芯片在射频通信、雷达电子、数字多媒体处理器中已经得到了广泛应用。但总体来看，我国的核心集成电路基础元器件的研发水平、制造能力等还和发展较早的发达国家存在一定差距，唯有继续积极布局，完善创新体系，才能逐渐与世界先进水平接轨。集成电路技术，主要包括电路设计、制造工艺、封装检测几大技术体系，随着集成电路产业的深入发展，制造和封装技术已经成为微电子产业的重要支柱。本文将对微电子技术的制造和封装技术的发展和应用进行简要说明与研究。

1微电子制造技术

集成电路制造工艺主要可以分为材料工艺和半导体工艺。材料工艺包括各种圆片的制备，包括从单晶拉制到外延的多个工艺，传统Si晶圆制造的主要工艺包括单晶拉制、切片、研磨抛光、外延生长等工序，而GaAs的全离子注入工艺所需要的是抛光好的单晶片（衬底片），不需要外延。半导体工艺总体可以概括为图形制备、图形转移和扩散形成特征区等三大步。图形制备是以光刻工艺为主，目前最具代表性的光刻工艺制程是28nm。图形转移是将光刻形成的图形转移到电路载体，如介质、半导体和金属中，以实现集成电路的电气功能。注入或扩散是通过引入外来杂质，在半导体某些区域实现有效掺杂，形成不同载流子类型或不同浓度分布的结构和功能。

从历史进程来看，硅和锗是最早被应用于集成电路制造的半导体材料。随着半导体材料和微电子制造技术的发展，以GaAs为代表的第二代半导体材料逐渐被广泛应用。直到现在第三代半导体材料GaN和SiC已经凭借其大功率、宽禁带等特性在迅速占据市场。在这三代半导体材料的迭展中，其特征尺寸逐渐由毫米缩小到当前的14纳米、7纳米水平，而在当前微电子制造技术的持续发展中，材料和设备正在成为制造能力提升的决定性因素，包括光刻设备、掩模制造技术设备和光刻胶材料技术等。材料的研发能力、设备制造和应用能力的提升直接决定着当下和未来微电子制造水平的提升。

总之，推动微电子制造技术发展的动力来自于应用设计需求和其自身的发展需要。从长远看，新材料的出现带来的优越特性，是帶动微电子器件及其制造技术的提升的重要表现形式。较为典型的例子是GaN半导体材料及其器件的技术突破直接推动了蓝光和白光LED的诞生，以及高频大功率器件的迅速发展。作为微电子器件服务媒介，信息技术的发展需求依然是微电子制造技术发展的重要动力。信号的生成、存储、传输和处理等在超高速、高频、大容量等技术要求下飞速发展，也会持续推动微电子制造技术在加工技术、制造能力等方面相应提升。微电子制造技术发展的第二个主要表现形式是自身能力的提升，其主要来自于制造设备技术、应用能力的迅速发展和相应配套服务材料技术的同步提升。

2微电子封装技术

微电子封装的技术种类很多，按照封装引脚结构不同可以分为通孔插装式和表面安装式。通常来说集成电路封装技术的发展可以分为三个阶段：第一阶段，20世纪70年代，当时微电子封装技术主要是以引脚插装型封装技术为主。第二阶段，20世纪80年代，SMT技术逐渐走向成熟，表面安装技术由于其可适应更短引脚节距和高密度电路的特点逐渐取代引脚直插技术。第三阶段，20世纪90年代，随着电子技术的不断发展以及集成电路技术的不断进步，对于微电子封装技术的要求越来越高，促使出现了BGA、CSP、MCM等多种封装技术。使引脚间距从过去的1.27mm、0.635mm到目前的0.5mm、0.4mm、0.3mm发展，封装密度也越来越大，CSP的芯片尺寸与封装尺寸之比已经小于1.2。

目前，元器件尺寸已日益逼近极限。由于受制于设备能力、PCB设计和加工能力等限制，元器件尺寸已经很难继续缩小。但是在當今信息时代，依然在持续对电子设备提出更轻薄、高性能的需求。在此动力下，依然推动着微电子封装继续向MCM、SIP、SOC封装继续发展，实现IC封装和板级电路组装这两个封装层次的技术深度融合将是目前发展的重点方向。

芯片级互联技术是电子封装技术的核心和关键。无论是芯片装连还是电子封装技术都是在基板上进行操作，因此这些都能够运用到互联的微技术，微互联技术是封装技术的核心，现在的微互联技术主要包含以下几个：引线键合技术，是把半导体芯片与电子封装的外部框架运用一定的手段连接起来的技术，工艺成熟，易于返工，依然是目前应用最广泛的芯片互连技术；载体自动焊技术，载体自动焊技术可通过带盘连续作业，用聚合物做成相应的引脚，将相应的晶片放入对应的键合区，最后通过热电极把全部的引线有序地键合到位置，载体自动焊技术的主要优点是组装密度高，可互连器件的引脚多，间距小，但设备投资大、生产线长、不易返工等特性限制了该技术的应用。倒装芯片技术是把芯片直接倒置放在相应的基片上，焊区能够放在芯片的任意地方，可大幅提高I/O数量，提高封装密度。但凸点制作技术要求高、不能返工等问题也依然有待继续研究，芯片倒装技术是目前和未来最值得研究和应用的芯片互连技术。

总之，微电子封装技术经历了从通孔插装式封装、表面安装式封装、窄间距表面安装焊球阵列封装、芯片级封装等发展阶段。目前最广泛使用的微电子封装技术是表面安装封装和芯片尺寸封装及其互连技术，随着电子器件体积继续缩小，I/O数量越来越多，引脚间距越来越密，安装难度越来越大，同时，在此基础上，以及高频高密度电路广泛应用于航天及其他军用电子，需要适应的环境越来越苛刻，封装技术的可靠性问题也被摆上了新的高度。

半导体工艺与技术第6篇

【关键词】标准CMOS；工艺；肖特基二极管；集成；设计；实现

随着射频无线通信事业的发展和移动通讯技术的进步，射频微波器件的性能与速度成为人们关注的重点，市场对其的需求也日益增多。目前，CMOS工艺是数字集成电路设计的主要工艺选择，对于模拟与射频集成电路来说，选择的途径有多种，例如Si双极工艺、GaAs工艺、CMOS工艺等，在设计中，性能、价格是主要的参考依据。除此以外，工艺的成熟度及集成度也是重要的考虑范畴。

1.概述

对于射频集成电路而言，产品的设计周期与上市时间的缩短都是依赖仿真精确预测电路性能的设计环境的功能。为了使设计环境体现出高效率，精确的器件模型与互联模型是必须要具备的，在设计工具中非常重要，对于射频与模拟技术，器件模型决定了仿真的精度。采用CMOS工艺，在射频集成电路上的应用时间还补偿，也使得在一些模型方面还不完善。对于射频CMOS集成电路而言，对其影响最大的是寄生参数，在低频环境下，由于对这些寄生参数的忽视，往往使电路的高频性能受到影响。肖特基二极管具有自身独特的优势，例如快速开关速度和低正向压降。由于这些优异的高频性能，他们有被广泛应用在开机检测离子和微波网络电路中。肖特基二极管通常制作的款式包括n型或p型半导体金属材料，如砷GaAs和SiC。正向偏置的肖特基二极管的性能是由多数载流子器件，少数载流子主要是确定这些p型或n型二极管的属性。为了改善高频性能和集成电路的电源电压减小到现代集成电路，集成的肖特基二极管是很重要的。但可以用于集成肖特基二极管的过程常常是没有现成的，不能和CMOS电路单片集成。以往根据其设计，在标准CMOS工艺基础上制造出肖特基二极管。在本文中，主要针对集成肖特基二极管的设计及实现进行描述，并且基于成本考虑，该标准CMOS工艺基础上肖特基二极管生产工艺不需要任何修改。所测量的结果也符合要求，在SPICE仿真模型中得到验证。

2.CMOS工艺技术

近几十年，因为CMOS技术的发展，也使得在制造射频集成电路时，采用CMOS技术得以实现。但是，因为CMOS制造工艺通常是以数字电路作为导向。面向数字电路设计的CMOS首先由芯片代工厂研发出来，注重功率耗散与时速。在数字CMOS工艺快速发展成熟以后，在其基础上，通过修改制程与添加掩膜层实现信号的混合及模拟射频CMOS工艺。传统CMOS工艺包含BJTs、MOSFETs以及各种电阻，如扩散电阻、多晶硅电阻及N阱电阻。但是，对于CMOS工艺而言，还应该涵盖各种高频无源器件，例如变容二极管、MIM电容、高Q值电杆及变压器等。同样，作为肖特基二极管来说，也是CMOS工艺技术的重要环节。例如，需要额外高能离子注入形成深注入N阱降低程度耦合与噪声系数。需要注意的是，尽管射频CMOS工艺是基于数字CMOS工艺而来，但其不仅仅是添加几层掩膜来实现高频无源器件，对于器件的性能而言，射频工艺与数字工艺的优化目标是不同的，在进行改进的时候，也有可能与传统的CMOS工艺发生冲突。

3.肖特基二极管的工作原理

之所以金属半导体能够形成对垒，主要原因是由于不同的功函数引起的。将金属的功函数定义为技术费米能级与真空能级间的能量差，表示一个起始能量与费米能级相等的电子由金属内部移向真空中所需要的最小能量。该能量需要克服金属晶格与被拉电子与其它电子间的作用，还有一个作用是用来克服金属表面存在的偶极矩。因此，功函数的大小在一定程度上可以表述电子在金属中被束缚的强度。和金属类似，半导体的功函数也被定义为费米能级与真空能级间的能量差，因为半导体的费米能级通常处于禁带中，禁带中一般没有电子，因此该功函数的定义就可以看做是将电子带导带或者价带移向真空能级需要的平均能量。对于半导体来说，还有一个很重要的参数，就是电子亲和能，表示板代替导带底的电子向外逸出所需要的最小能量。

对于肖特基势垒的形成而言，假设现有一块n型半导体和一块金属，两者具有相同的真空电子能级，假设半导体的功函数比金属的功函数小，同时，假设半导体表面无表面态，那么其能带到表面都是平直的。此时，两者就形成一个统一的电子系统，因为金属的费米能级比半导体的费米能级低，因此半导体中的电子就会流向金属，这样金属表面就会带负点，半导体带正电。所带电荷在数值上是等同的，因此对于整个系统来说，还是保持电中性，从而提高了半导体的电势，降低了金属的电势。如果电势发生变化，所有的电子能级及表面电子能级都会随之变化，使之趋于平衡状态，半导体和金属的费米能级在同一水平上时，电子的净流动不会出现。原来的费米能级的差异被二者之间的电势差进行补偿，半导体的费米能级下降。

4.肖特基二极管的设计和布局

这种设计是基于标准CMOS工艺下，通过MPW在0.35μm工艺中得到实现的。当金属层直接沉积到低掺杂n型或p型半导体区域，形成一个肖特基二极管。当这两种材料彼此接触，由于电势差的存在就会产生一个势垒高度，电子必须克服的电流才能流入。低掺杂的半导体上的金属的阳极和半导体动脉插管，通过欧姆接触在阴极上。在我们的设计中只使用n型肖特基二极管。跨节的Al-Si肖特基二极管如图1所示。

在该设计中，没有出现P+有源区在n阱接触下接触材料是铝面积（等于到dxd）。因此，金属层将直接连接到低掺杂n阱区。其结果是形成了的Al-Si的肖特基二极管接触。对于铸造工艺中需要确定的参数，例如密度、功函数等，只能通过对该区域的肖特基二极管进行控制得以实现，进行二极管的I-V曲线或者其它参数的修改。

根据标准CMOS工艺基础上的肖特基二极管的布局及设计。首先，为了降低肖特基二极管的串联电阻，肖特基和欧姆接触电极之间的距离按照设计规则被设置为最小允许的距离。其次，采用肖特基二极管布局的方法。交织式的布局为每一个串联电阻提供了并联连接的途径，这是肖特基接触的优势所在。

5.所制作的二极管的测定结果

根据MPW，对肖特基二极管的不同部位通过三种交织方法进行标准CMOS工艺下的0.35μm制造，并对测得的结果进行了讨论。

5.1 I-V的功能

基于对串联电阻的考虑，肖特基二极管的IV功能可表示为：

通过拟合公式（3）和所测得的结果，我们可以得到实现SBD的方法，如表1的参数所示。

从表1中可以观察到，随着相互交织的树木的增多，串联电阻的阻值明显的降低。

为实现SBD的测量，势垒高度B的测量的统计结果如图3所示。在所测的90个样本中，SBD1、SBD2、SBD3各30个样本，从而求得实现SBD的势垒高度为0.44eV左右。

击穿电压是4.5V左右，在今后的工作中，在正常的SBD设计与生产中，击穿电压可以延长一些方法的使用，例如在自对准保护环境与SBD的制造过程中，

5.2 C-V的功能

其中，Nd为掺杂浓度的n-阱，Φn是费米能级之间的电位差和导带边缘相等于（EC-Ef）/q。

图4显示了测得的反向偏压为SBD的C-V曲线。

5.3 S参数测量和SBD高频建模

为了测量高频率的S参数设计的设备，每个SBD被放置了有三个探头焊盘。中间信号垫的大小是85μm×85μm和顶部/底部的的地面尺寸是85μm×135μm的。使用GSG探头和网络分析仪，我们可以得到S参数设计的SBD。但是，S参数的直接测量结果包括垫片、金属线和覆盖的寄生电容。对于设计的设备而言，尽管寄生参数是非常小的，但这些寄生参数是绝对不能被忽视的，在计算的时候应该将GSG探头直接测量的S参数减去。在本文所研究的设计中，我们制作两个虚拟的GSG信号垫作为测试装置，假如两个信号垫一个是伪GSG信号垫，一个是SBD信号垫，且两个信号垫同等大小。除此以外的虚拟信号垫都是开放的，这也就是我们所说的开放式信号垫。S参数由哑垫进行测量。接着就可以得到信号垫和金属线的寄生电阻和电容。将这些寄生参数减去，就能够得到S参数的无寄生电阻和电容。将这种方法称之为去嵌入技术。

使用测得的S参数可以抽象为高频模拟SPICE模型。图5显示SBD仿真离子模型的实现。L1和L2显示出的输入和输出串联电感。Ci和Co表示阳极输入输出电容和阴极节点。C1具有相互交织的肖特基二极管的两个端口之间的寄生电容。R1和R2为连接S参数下NWLL到地面下电阻的n-阱的模型。pn二极管反映的寄生虫n阱p-次二极管。在我们的设计中，可以用得到的pn二极管的参数通过标准CMOS工艺0.35μm的SPICE模型。

如图6所示，为S参数SBD1测量和模拟。表2给出了仿真离子模型的参数，频率SBD1从50MHz到40GHz，该模型可以匹配到30GHz的测量结果。

6.结束语

随着无线通讯具有的灵活性和高机动性的特点，其应用越来越广泛，也顺应了市场的需求。由于CMOS工艺在诸多的工艺中最为成熟、成本最低，却功耗最小，因此得到广泛的应用，随着技术的不断成熟，CMOS工艺基础上的肖特基二极管设计及实现也成为现实。也是未来射频集成电路发展的必然趋势。通过MPW在标准CMOS工艺制造的肖特基势垒二极管中的设计应用，可知铝硅接触的势垒高度约0.44eV。通过I-V，C-V和S参数测量可以实现SBD。通过本文所示，SBD设计的优势较为明显，最为显著的是设计成本较低，能够被广泛的应用与商业标准的CMOS工艺中。在以后的工作中，更多的重点将集中在标准CMOS工艺设计的SBD的反向击穿电压和频率范围扩展。

参考文献

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半导体工艺与技术第7篇

在全球金融／经济风暴的袭击下，世界半导体业2008、2009连续两年陷入困境，出现负增长，2010年触底强劲反弹。WSTS(世界半导体贸易统计协会)去年秋季曾预测，当年市场将大幅增长31.7％，市场突破3000亿美元大关，达3004亿美元，是十年来增长最快的一年。可是，冷暖相依，大多市调公司对2011年市场并不看好，预期增长率仅能在5％上下，徘徊于个位数的低端。预测不过是预测而已

最近WSTS发表了今年1月份的数据统计，世界半导体的销售额达240亿美元，同比劲增16％，而环比(比上年12月)仅下降4.5％，是自1999年以来12年中下降最少的一年(据统计，1999～2010年间每年1月的平均环比负增长率达20％)。

依据上述数据，市场调研公司Ic Insights将历年的详细数据加以推算，再加上最近如美国失业率减少、新兴经济国家需求殷切等的经济积极因素，该公司对今年世界半导体市场前景表示乐观，认为可增长10％左右。

无独有偶，VLSI公司在3月份竞两次上调今年世界半导体市场的增长率，尤其引人瞩目。该公司不久前曾表示，去年世界半导体市场增长了30.9％，预测今年将增长8.1％，达2687亿美元，虽然承认今年市场确有许多不确定因素，但鉴于首季度的市场运行情况，于3月2日将今年的增长率上调至8.9％，达2707亿美元。等到3月30日，一季度的半导体市场表现红火好于预期，今年快速提高了11.6％，销量也从11％提高到14％，因此一季度为全年发展构建了良好基础。于是，VLSI公司便再次将今年世界半导体市场的增长率上调到12.2％，并认为即使有石油涨价、通货膨胀、日本地震等种种不利因素，未来几个季度运行速度可能会趋缓，但至少可保持两位数的增长率。

Ic Insights公司预测，今年热销的半寻体产品有数据转换电路、汽车专用模拟电路和MPU等，日前又特别提到了。-O-D(光电器件一传感器／传动器一分立器件)市场，3类产品总销售额将比去年上扬10.2％，达583亿美元，其中光电器件增长儿％，达2.64亿美元；传感器／传动器增长15％，达85亿美元；分立器件增长8％，达234亿美兀。

由于日本3，儿地震曾导致lS座晶圆厂生产中断，对半导体业造成不良影响，Ic Insights公司最近又出版了一份相关报告。据其统汁，世界半导体制造产能中有63％位于地震活动带，晶圆代工产能更超过90％，尤其是位于中国台湾地区的世界两大顶级晶圆代工厂

台积电和联电，一旦遭遇地震或飓风灾害，则将对整体电子产业供应链造成巨大冲击(见表1)。

450mm晶圆即将上马

自1980年半导体业界采用100ram晶圆进行生产，大约每s年前进一代，1985年采用150mm生产；1990年采用200mm生产：1995年采用300mm~产。可自300mm以来已超过15年还未走向450mm新一代晶圆，时间可谓长矣，近年虽议论不少，可始终未见具体计划。

究其原因，主要是缺少突破型新产品需求的驱动力，据说300mm晶圆线的巨额投资，厂商还没全部收回，因而缺少投资新一代工艺的经济实力。另外，开发新一代技术已不像以往各代的工艺主要是重复，而是要求制造设备厂商具有综合开发能力，包括工艺开发、材料准备、软件编写、工厂自动化等，庞大的资金和专业知识均非易事。当前，即使像应用材料和东京电子这样世界最大的设备制造公司在资源方面也难于独立完成这样的开发。

2008年5月、Intel、三星和台积电共同发表实施4S0mm生产线的声明时，业界一时震动。可其后适，遇经济风暴，市场陷入低迷，计划亮起红灯。直到不久前，人们才又见到促进派特别是Intel和台积电的动静，发表了较为具体的发展路线图。台积电计划2013～2014年完成试制生产线，2015～2016年实现量产，并计划2012年第三季度开始在450mm晶圆上采用20nmI艺技术进行生产。Intel公司2月宣布，即将投资50亿美元以上，在亚利桑那州建立42号工厂，采用14nm以下工艺，2013年建成，据称将是世界上最先进的工厂。

台积电4月5日在美国圣荷塞举行的技术论坛上，详细透露了公司的450mm晶圆生产计划。台积电将全力向4S0mm时代挺进，目的之一是降低成本，其二是争取比竞争对手抢先一步。450mm生产线约需投资100亿美元，其中设备费尤为高昂，但其生产率可比300mm生产线提高1，8倍，且可减少工厂数量，避免面临寻找大量优秀工程技术人员的难题，未来lO年将减少人员需求7000人。据悉，台积电将首先在新竹第12号工厂建立试制线，预计2013~2014年投入运行，然后转入台中第1s号工厂进行量产，计划2015～2016年完成。初时采用20nm工艺，未来将转向14nm工艺。

摩尔定律何时到头?

在半导体业界一向奉为圭臬的摩尔定律到头之论早已有之，iSuppli公司2009年便声称摩尔定律即将于2014年失效，曾引起热烈议论。被誉为台湾集成电路之父的台积电董事长张忠谋于今年4月下旬出席“全球科技高峰论坛”时又表示，摩尔定律大约再过6～8年将走到极限。他说，摩尔定律以往平均每两年进入新的一代，未来IC的微细化发展空间已不大、倒是电路板方面还有发展空间，未来势必要往新的应用发展，如低功耗等。

微细化技术发展的困难日益增大，速度趋缓，从2003年的90nm工艺、2005年的65nm工艺、2007年的45nm工艺到2009年32nm，都是两年一代。跨入2010年以后工艺革新的间隔时间将延长，预计将从2011～2012年的22nm、2014～2015年1snm到2017～2018年llnm，将放慢到2，5～3年一代。

今天的半导体业除了继续走传统微细化道路的所谓“More Moore(更摩尔)”方式之外，业界还提出了有别于此的所谓“More than Moore(超摩尔)”的发展道路。它包括通过3D方式提高集成度，以及将模拟电路、功率器件、传感器、生物芯片、无源元件等集成在一个封装里，称为SIP(System In a Package)。另外，“Beyond CMOS(后CMOS)”也是业者提出的另一方式，即利用与现有MOS晶体管不同原理进行工作的新器件，包括将原子、量子、光、自旋电子等用作芯片布线等技术，并将成为本世纪20年代的基础技术。

总之，未来集成电路必将走上多样化的发展道路，“More than Moore”和“Beyond CMOS”将成“MoreMoore”技术发展的原动力。此外，还有化合物半导体(Ge和III-V族半导体)材料的应用也值得注意，业界有“得材料者得天下”的说法。激荡的未来十年

无论如何，微细化的道路还将走下去，当前32nm工艺已成主流技术，今年世界主要半导体厂商如Intel、台积电、Global F、三星等公司即将跨入22nm新一代技术，但综观世界半导体业各生产公司，自130nm以下，共有6代生产工艺并存于世(图1)。预计明年22nm将成主流生产技术。

另外还有一种提法，认为微细化技术在NAND flash等的牵引下，不断采用新的手段，前进步伐还将加快，超过了ITRS(国际半导体技术发展路线图)的预测，今年1Xnm技术即将成事，9nm技术也已在实验室开发成功。若依ITRS路线图，2024年将进入5nm时代，届时每平方厘米尺寸的芯片上，集成的晶体管数将超过250亿个。当然，它必须经过革新原有技术，应用新的半导体材料。

总之，世界半导体业将在这新的十年里闪展腾挪，争时立新，人们必须清醒地认识到这一点，方能不失时机地择机而进。2011～2012年22nm工艺付诸量产时，现有的MOS晶体管结构和材料尚可维持，可到2014～201s年15nm时代以后，就必须要开发提高产品性能的新技术了。

半导体工艺与技术第8篇

晶体管工艺技术的又一个里程碑

Intel共同创始人Gordon Moore说，采用“high-k”和金属栅电极材料，标志着从推出多晶硅栅MOS晶体管以来，晶体管技术的一个最大的突破，具有里程碑作用。高k及金属栅结构与传统的晶体管栅结构比较。

在半导体制造工艺中采用二氧化硅作为栅介质材料及多晶硅作为栅电极材料的组合已经成功地运行了30多年，一直使用到90纳米节点还相安无事。之后在65纳米工艺节点时才发现漏电流及功耗急速上升，开始引起业界的警觉。虽然也曾采用如引变硅等技术来继续延伸，但是自进入45纳米节点后，矛盾日趋突出，如果想继续缩小尺寸，就必须采用新的材料。

45纳米是个坎

回顾历程，当2002年工业开始导入0.13微米时，曾遇到阻碍。因为芯片制造厂同时开始引入铜互连及低k介质材料对于这两种全新的工艺技术，工业显得力不从心，后来经过努力才闯过关。

如今，同样在45nm32艺时，也将面临采用193浸液式光刻及超低k介质材料，包括高k介质材料(k值在15至20)及金属栅等新工艺技术。多项新技术及新设备的同时加入，使得工业也面临同样的困境。业界一致认为，45纳米也会是工业的一个坎。反映在如tI、NXP等在内的大公司，因承受不住高昂的研发费用，而退出45纳米以下的发展，转而与台积电合作。

Intel在2006年就披露45纳米工艺的进展情况，并声称是全球第一批采用45纳米工艺，预期到2007年下半年时量产。目前Intel己经有三个芯片厂能进行45纳米器件生产。包括俄勒冈州的DID厂、亚利桑那州的F32和以色列的Fabl8。Intel预计从今年Q2(二季度)起90纳米工艺将逐渐退出，而65纳米将占产能的90％，并计划于2011年推进22纳米。

据Intel报道，改用高k介质材料后，其漏电量降为原来十分之一。另外，由于高k栅极材料与现有的硅栅电极并不相容。因此必需采用新的金属栅电极材料来增加驱动电流。而45纳米工艺可使晶体管的密度提升2倍，运作时的耗电量减30％，而总的工艺成本费用仅上升4％。

台积电最近披露其45纳米工艺，并计划在2007年第三季开始生产。台积电透露其10层金属技术，能使栅极长度减少到26纳米。

日本瑞萨与松下宣布两公司合作开发的45纳米工艺己进人全面整合测试阶段。松下与三菱早在1998年就开始高端工艺的研发，但在三菱和日立半导体合并成立瑞萨之后，瑞萨就取代三菱，并与松下联合研发130纳米，90纳米及65纳米技术。双方在开发45纳米工艺上的合作于2005年10月开始，并定于07年秋季完成，于2008年4月开始45纳米量产。日本东芝、Sony及NEC等也在积极推进45纳米工艺。

在45纳米工芝技术研发中，颇受业界关注的是特许、IBM、英飞凌和三星的联盟。它们将以低功耗工艺技术为基础，联手开发第一款45纳米的下一代通讯系统芯片。这款芯片的分工由IBM位于纽约的EastFishkill300厂生产；其标准库单元模组和I/O单元均由英飞凌提供。由于采用的是平台设计，该45纳米工艺在四家公司都可相容。并预期在07年底，可以在特许、IBM和三星的晶圆厂中同时通过认证。

采用通用平台的晶圆代工模式己经有数年，并得到电子设计自动化，EDA，知识产权tiP与设计服务领域的合作伙伴共同支持。其目的能使客户将其芯片设计外包给不同的12英寸芯片制造厂，以尽可能地降低重复设计工作量。该联盟主席IBM的半导体研发部门副总裁LisaSu指出，45纳米技术的，表明该工艺技术在使用上的弹性化，而应归功于GDSH在多家制造厂所具有的广泛相容性。据初期硬体测试结果显示，采用45纳米节点的器件，从功能上比65纳米节点至少高出30％。

英飞凌计划在2009年初与联盟其它成员同步推出基于该新技术的产品，主要是针对移动通讯应用。iSuppli的LenJenlinek认为，英飞凌的主要芯片生产业务将最可能在特许半导体进行。而IBM和三星将扮演备份产能的角色。这样有助于在高需求时降低风险。可以肯定，新加坡特许因此获益最大。因为目前己有三家大厂可能委托其进行代工生产。EastFishkill联盟使其合作伙伴各自投入的研发费用，比单独开发所需的费用少很多。由于三星的SI厂、特许的Fab7和IBM的Building323厂等多个晶圆厂都使用相同的掩膜，使大家在开发认证和大量制造的成本与产品上市时间均显著地减少。

实际上，在芯片制造业中存有不同的看法。以Intel、IBM、AMD等为代表，主张在45纳米阶段就引入高k及金属栅技术；而大部分芯片制造商，包括一流代工厂，台积电等主张应推迟至32纳米节点。

从半导体工业的前景，高k及金属栅材料可使芯片工艺制造技术开始新的一轮缩小。除Intel之外，台积电、IBM、三星及UMC等都预计在07年底前将突破45纳米工艺。

实际上高k材料面临最大的挑战，在于栅极材料的基本要求，即既能形成P型晶体管，又能形成N型晶体管。工业界早就认为应该加速过渡，但是实际应用中，在高k材料和栅电极之间要集成在一起十分困难。另外，还有边界效应(SideEffect)，即阀值电压的困扰。因为在栅介质与栅电极的界面缺陷会引起相对高的阀值电压，使得驱动电流减少及功能减弱。

由于成本及其它原因，不是所有一流芯片制造商都愿意迅速向高k及金属栅过渡，如台积电在向45纳米推进中，采用三栅二氧化硅方法，并推迟高k介质材料至32纳米。在向45纳米进军中，如果有可能不采用高k及金属栅，而采用SOI，或者引变硅技术等，其效果没有那么明显，同样存有许多集成技术的困难。采用厚的铪基材料作为栅堆的高k介质材料，据Intel说，与二氧化硅相比能减少漏电流至1/10，源漏间漏电流为1/5，总的驱动电流增加20％。

Intel采用原子层淀积ALD工艺来生长高k介质材料。NEC及TI则采用另一种工艺，MOCVD及IBM正在同时评估ALD及MOCVD技术。与通常的CVD工艺相比，ALD工艺可以一次淀积一个原子，所以能控制单层薄膜的厚度及均匀性在100埃(1埃=10-10米)之内。

摩尔定律还能撑多久?

半导体工艺与技术第9篇

【关键词】创新人才；实践教学；北京工业大学；电子科学与技术

Relying on the specialty characteristics，cultivating innovative talents

Yuan Ying，Li Jianjun，Liu Qi

College of Electronic Information and Control Engineering，Beijing University of Technology，Beijing，100124，China

Abstract：The cultivation of innovative talents is the basic guiding principle of higher education.Strengthens the practical teaching construction，is the key to cultivating innovative talents in.To cultivated specialized personnel in microelectronic devices，integrated circuit design and chip manufacture process and other aspects，in practice teaching of Beijing University of Technology Electronic Science and Technology Specialty，A complete microelectronic technology experimental teaching system that constituted by integrated circuit design Lab（Design），electronic process practice base（process）and basic laboratory（test）is built，on the other hand，a variety of measures are adopted to strengthen the construction of practice teaching team.

Key words：innovative talents；practical teaching；Beijing University of Technology；electronic science and technology

1.引言

人才是经济社会发展的第一资源。首都中长期人才发展规划纲要（2010－2020年）中对教育提出了明确要求，“构建创新型人才教育培养体系”。“密切职业教育发展与产业发展的联系，培养一大批创新型高技能人才，满足首都高端产业和新兴支柱产业对创新人才的需求”[1]。作为高校，教育的基本方针即为社会培养知识、能力、素质全面发展的综合型创新人才，而创新能力来源于知识和实践，实践是第一位的，因此加强实践教学建设，是培养创新人才的关键所在[2]。

北京工业大学电子科学与技术专业成立于1964年，作为建校之初即设立的专业，已经有几十年的历史，专业名称一再发生变化，由最初的半导体器件到微电子技术，再到现在的电子科学与技术。随着专业名称的变化，教学体系和教学目标实现了从以分立器件为主到以集成技术为主的转轨，目前本专业的教育目标定位于培养微电子器件、集成电路设计和芯片制备工艺等方面的专业技术人才。经过近些年的建设，自2007年来，本专业相继获批“国家集成电路人才培养基地”和教育部、北京市特色专业，而依托专业特色，培养适应首都经济发展需要的微电子专业创新人才一直是实践教学建设遵循的重要原则。

2.构建完善的实践教学体系

微电子技术一般是指以集成电路技术为代表，制造和使用微小型电子元器件和电路，实现电子系统功能新型技术学科[3]，主要涉及研究集成电路的设计、制造、封装相关的技术与工艺，设计和工艺实施可以说是微电子技术必不可少的两大部分，因此在实践教学体系的构建中应兼顾到专业基础、工艺制造、集成电路设计三个部分，以做到微电子工艺与设计并举，强化理论基础、强化综合素质、强化创新能力培养。

通过分析，本专业在加强集成电路设计这一专业特色建设的同时，建设了一条主要服务于本科生工艺实践教学的微电子生产线，形成了集成电路设计实验室（设计）、微电子工艺实习基地（工艺）和专业基础实验室（测试）构成的微电子技术实验教学平台[4]，实践教学架构如图1所示。

2.1 半导体工艺实习基地(工艺)

微电子科学的基础是工艺，没有工艺就没有微电子科学，因此掌握半导体工艺技术是电子科学与技术专业本科生必备的基础技能，一个不具备工艺理论和工艺技术的人员只能在标准工艺的基础上设计单一的系统，永远成不了优秀的系统集成工程师。半导体工艺实习基地重在加强学生在工艺制作与器件结构方面的培养。基地拥有从氧化、扩散、光刻、蒸发到压焊、划片等整套的前后工序设备，可支持完整的二极管、三极管制作和单项工艺研究。通过半导体工艺实习，同学亲手完成半导体器件制造的整个工艺流程，可以巩固以前专业基础实验中理解的理论基础知识，更为形象直观的掌握器件结构。

2.2 集成电路设计实验室(设计)

集成电路设计实验室是本专业成为“国家集成电路人才培养基地”及教育部、北京市“特色专业”的重要组成部分，重在培养学生集成电路设计相关的能力。集成电路设计是一个工程性和实践性很强的行业，这就要求教学应定位于使毕业生具有较高的工程素质、很强的实验技能和动手实践能力，而这些素质和能力需要通过实践教学来培养[5][6]。实验室由2台服务器、74台终端组成的平台构成，拥有Zeni、Cadence、Synopsys和Chiplogic等正逆向集成电路设计软件及FPGA和ARM实验箱等硬件设备，教学内容涵盖了集成电路的多种设计形式。

2.3 专业基础实验室（测试）

专业基础实验重在培养学生的理论基础，定位于学生通过对基本的半导体物理参量和半导体器件特性的测量与观察，培养学生的实验操作能力，了解测试原理，加深对半导体物理和器件相关理论的理解。实验室除传统的器件与物理测试设备外，近年来陆续添置了C—V测试仪、四探针测试仪、太阳能电池测试仪等一批先进的测试设备，以加强基础实验的水平。

围绕着工艺、设计与测试实践教学三个方向，采用课内实验、课程设计、创新实践课程等不同的教学形式，构成了完善的微电子实践教学体系。

3.加强实践教学队伍建设

“师者，传道授业解惑也”，教师是教学活动的主体，在实践教学中更是这样。专业实验室建设与各种先进设备的购置只是满足实践教学的硬件条件，而实践教学内容和教师的教学水平这些软条件才真正是培养创新人才的关键所在，为此本专业采取了多种措施，加强实践教学队伍建设。

3.1 利用教学经费，鼓励教师参与实验内容建设

每年，本专业用于本科生教学建设的经费来源于教育部、北京市“特色专业”建设经费、实验室建设经费、本科生教育质量建设经费等多种渠道，在进行教学设备购置的同时，还进行学科部内教学立项，鼓励教师建设新的实验教学内容。

3.2 配备实验室建设教师，加强教学建设

为加强实践教学建设，学院制定政策，每个专业实验室配置一名青年教师。一方面利用青年教师研究方向与专业实验室教学方向相近的特点，加强专业实验建设，另一方面也弥补了青年教师教学经验少的不足，使其得到了很好的锻炼。

3.3 多方面对教师进行业务培训，提高实践教学水平

微电子技术专业是个飞速发展的学科，教师必须不断地提高自身的专业水平，才能培养出贴近社会需求的人才。因此近些年，本专业利用多种形式对教师进行境内外专业培训，以提高实践教学水平，如已连续四年派出教师（包括实验室教师）赴比利时鲁汶大学进行集成电路设计培训。只有教师专业水平提高了，才能进一步提升实践教学水平。

4.存在的问题与下一步建设思路

目前由集成电路设计实验室、微电子工艺实习基地和专业基础实验室构成的北京工业大学电子科学与技术实践教学体系已经初见规模，尤其是半导体工艺实习基地的建设，在2007年获得了北京工业大学教育教学成果一等奖。但经过近几年的实践教学运行，现有实践教学体系构成还存在着一定的问题，无法满足覆盖现代微电子产业技术链的主要环节，兼顾物理、器件、工艺、设计、应用等多方面的微电子人才培养要求，突出表现在：（1）集成电路设计实践教学内容存在着与企业要求脱节的情况；

（2）整个实践教学体系综合性、应用性和创新性不足，没有形成将设计、制造、测试、应用等环节连接起来的综合性实践教学内容。

由此，下一步建设思路将着眼于以下方面：

（1）建设创新实验室，鼓励本专业本科生参加竞赛与各种课外科技活动。

（2）建设综合性实践教学内容，基于本专业的特殊性，考虑以某一半导体器件（如太阳能电池为例）研究建设从器件设计、制造、测试到应用的综合性实践教学内容。

5.结束语

微电子技术是现代信息社会的基石，是我国高新技术发展的重中之重，依托专业特色，培养创新人才，是高校义不容辞的责任与义务。北京工业大学电子科学与技术专业将不断完善教学体系与实践教学体系建设，加强创新人才培养，为微电子技术行业发展和首都信息产业建设做出应有的贡献。

参考文献

[1]首都中长期人才发展规划纲要(2010－2020年)

[2]彭菊香,刘向红,朱凡.实践教学与创新人才的培养[J].湖南工程学院学报,2007,Vol.17(No.1),77-79

[3]李哲英.电子科学与技术导论[M].北京:电子工业出版社,2006

[4]袁颖,董利民,张万荣.微电子技术实验平台的构建[J].电气电子教学学报,2009,Vol.

31,115-117

[5]孙玲.关于培养集成电路专业应用型人才的思考[J].中国集成电路,2007(4):13-15